Timing Report

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Design Name main
Device, Speed (SpeedFile Version) XC2C256, -7 (14.0 Advance Product Specification)
Date Created Wed May 06 08:27:16 2009
Created By Timing Report Generator: version K.31
Copyright Copyright (c) 1995-2008 Xilinx, Inc. All rights reserved.

Summary

Notes and Warnings
Note: This design contains no timing constraints.
Note: A default set of constraints using a delay of 0.000ns will be used for analysis.

Performance Summary
Min. Clock Period 60.100 ns.
Max. Clock Frequency (fSYSTEM) 16.639 MHz.
Limited by Cycle Time for data_ready_MC.Q
Clock to Setup (tCYC) 60.100 ns.
Setup to Clock at the Pad (tSU) 6.900 ns.
Clock Pad to Output Pad Delay (tCO) 18.700 ns.

Timing Constraints

Constraint Name Requirement (ns) Delay (ns) Paths Paths Failing
TS1000 0.0 0.0 0 0
TS1001 0.0 0.0 0 0
TS1002 0.0 0.0 0 0
TS1003 0.0 0.0 0 0
AUTO_TS_F2F 0.0 60.1 963 963
AUTO_TS_P2P 0.0 18.7 18 18
AUTO_TS_P2F 0.0 12.0 9 9
AUTO_TS_F2P 0.0 10.2 30 30


Constraint: TS1000

Description: PERIOD:PERIOD_clk32k_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1001

Description: PERIOD:PERIOD_data_ready_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1002

Description: PERIOD:PERIOD_clk_div<13>_MC.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1003

Description: PERIOD:PERIOD_clk:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: AUTO_TS_F2F

Description: MAXDELAY:FROM:FFS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
rx_out<2>.Q to u2/forward_backward.D 0.000 60.100 -60.100
u2/cnt_reg<2>.Q to u2/forward_backward.D 0.000 60.100 -60.100
rx_out<0>.Q to u2/forward_backward.D 0.000 54.800 -54.800


Constraint: AUTO_TS_P2P

Description: MAXDELAY:FROM:PADS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
clk to output_mot<0> 0.000 18.700 -18.700
clk to output_mot<1> 0.000 18.700 -18.700
clk to output_mot<2> 0.000 18.700 -18.700


Constraint: AUTO_TS_P2F

Description: MAXDELAY:FROM:PADS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
sensor_en to u2/now_ST_FFd1.D 0.000 12.000 -12.000
sensor_en to u2/now_ST_FFd2.D 0.000 12.000 -12.000
sensor_en to u2/now_ST_FFd3.D 0.000 12.000 -12.000


Constraint: AUTO_TS_F2P

Description: MAXDELAY:FROM:FFS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
u2/now_ST_FFd1.Q to output_mot<0> 0.000 10.200 -10.200
u2/now_ST_FFd1.Q to output_mot<1> 0.000 10.200 -10.200
u2/now_ST_FFd2.Q to output_mot<0> 0.000 10.200 -10.200



Number of constraints not met: 4

Data Sheet Report

Maximum External Clock Speeds

Clock fEXT (MHz) Reason
clk32k_MC.Q 66.667 Limited by Clock Pulse Width for clk32k_MC.Q
data_ready_MC.Q 16.639 Limited by Cycle Time for data_ready_MC.Q
clk_div<13>_MC.Q 56.497 Limited by Cycle Time for clk_div<13>_MC.Q
clk 84.034 Limited by Cycle Time for clk

Setup/Hold Times for Clocks

Setup/Hold Times for Clock clk32k.Q
Source Pad Setup to clk (edge) Hold to clk (edge)
rx_data 1.600 0.000

Setup/Hold Times for Clock data_ready.Q
Source Pad Setup to clk (edge) Hold to clk (edge)
rx_data 1.300 0.000
sensor_en 1.600 0.000

Setup/Hold Times for Clock clk_div<13>.Q
Source Pad Setup to clk (edge) Hold to clk (edge)
sensor_en 6.900 0.000


Clock to Pad Timing

Clock clk to Pad
Destination Pad Clock (edge) to Pad
output_mot<0> 18.700
output_mot<1> 18.700
output_mot<2> 18.700
output_mot<3> 18.700
rx_out<0> 18.500
rx_out<1> 18.500
rx_out<2> 18.500
rx_out<3> 18.500
rx_out<4> 18.500
rx_out<5> 18.500
rx_out<6> 18.500
rx_out<7> 18.500
digit4<0> 8.300
digit4<1> 8.300
digit4<2> 8.300
digit4<3> 8.300
seg4<0> 8.300
seg4<1> 8.300


Clock to Setup Times for Clocks

Clock to Setup for clock clk32k.Q
Source Destination Delay
data_ready.Q data_ready.D 7.100
u1/clkdiv<0>.Q data_ready.D 7.100
u1/clkdiv<0>.Q u1/clkdiv<0>.D 7.100
u1/clkdiv<0>.Q u1/clkdiv<1>.D 7.100
u1/clkdiv<0>.Q u1/clkdiv<2>.D 7.100
u1/clkdiv<1>.Q data_ready.D 7.100
u1/clkdiv<1>.Q u1/clkdiv<1>.D 7.100
u1/clkdiv<1>.Q u1/clkdiv<2>.D 7.100
u1/clkdiv<2>.Q data_ready.D 7.100
u1/clkdiv<2>.Q u1/clkdiv<2>.D 7.100
u1/edge.Q data_ready.D 7.100
u1/edge.Q u1/clkdiv<0>.D 7.100
u1/edge.Q u1/clkdiv<1>.D 7.100
u1/edge.Q u1/clkdiv<2>.D 7.100
u1/rxd1.Q u1/edge.D 7.100
u1/rxd1.Q u1/rxd2.D 7.100
u1/rxd2.Q u1/edge.D 7.100

Clock to Setup for clock data_ready.Q
Source Destination Delay
rx_out<2>.Q u2/forward_backward.D 60.100
rx_out<0>.Q u2/forward_backward.D 54.800
rx_out<1>.Q u2/forward_backward.D 54.800
rx_out<3>.Q u2/forward_backward.D 49.500
rx_out<4>.Q u2/forward_backward.D 49.000
rx_out<5>.Q u2/forward_backward.D 43.700
rx_out<6>.Q u2/forward_backward.D 38.400
rx_out<7>.Q u2/forward_backward.D 33.100
u1/regrx<13>.Q rx_out<0>.CE 17.500
u1/regrx<13>.Q rx_out<1>.CE 17.500
u1/regrx<13>.Q rx_out<2>.CE 17.500
u1/regrx<13>.Q rx_out<3>.CE 17.500
u1/regrx<13>.Q rx_out<4>.CE 17.500
u1/regrx<13>.Q rx_out<5>.CE 17.500
u1/regrx<13>.Q rx_out<6>.CE 17.500
u1/regrx<13>.Q rx_out<7>.CE 17.500
u1/regrx<16>.Q rx_out<0>.CE 17.500
u1/regrx<16>.Q rx_out<1>.CE 17.500
u1/regrx<16>.Q rx_out<2>.CE 17.500
u1/regrx<16>.Q rx_out<3>.CE 17.500
u1/regrx<16>.Q rx_out<4>.CE 17.500
u1/regrx<16>.Q rx_out<5>.CE 17.500
u1/regrx<16>.Q rx_out<6>.CE 17.500
u1/regrx<16>.Q rx_out<7>.CE 17.500
u1/regrx<23>.Q rx_out<0>.CE 17.500
u1/regrx<23>.Q rx_out<1>.CE 17.500
u1/regrx<23>.Q rx_out<2>.CE 17.500
u1/regrx<23>.Q rx_out<3>.CE 17.500
u1/regrx<23>.Q rx_out<4>.CE 17.500
u1/regrx<23>.Q rx_out<5>.CE 17.500
u1/regrx<23>.Q rx_out<6>.CE 17.500
u1/regrx<23>.Q rx_out<7>.CE 17.500
u1/regrx<26>.Q rx_out<0>.CE 17.500
u1/regrx<26>.Q rx_out<1>.CE 17.500
u1/regrx<26>.Q rx_out<2>.CE 17.500
u1/regrx<26>.Q rx_out<3>.CE 17.500
u1/regrx<26>.Q rx_out<4>.CE 17.500
u1/regrx<26>.Q rx_out<5>.CE 17.500
u1/regrx<26>.Q rx_out<6>.CE 17.500
u1/regrx<26>.Q rx_out<7>.CE 17.500
u1/regrx<14>.Q rx_out<0>.CE 17.000
u1/regrx<14>.Q rx_out<1>.CE 17.000
u1/regrx<14>.Q rx_out<2>.CE 17.000
u1/regrx<14>.Q rx_out<3>.CE 17.000
u1/regrx<14>.Q rx_out<4>.CE 17.000
u1/regrx<14>.Q rx_out<5>.CE 17.000
u1/regrx<14>.Q rx_out<6>.CE 17.000
u1/regrx<14>.Q rx_out<7>.CE 17.000
u1/regrx<18>.Q rx_out<0>.CE 17.000
u1/regrx<18>.Q rx_out<1>.CE 17.000
u1/regrx<18>.Q rx_out<2>.CE 17.000
u1/regrx<18>.Q rx_out<3>.CE 17.000
u1/regrx<18>.Q rx_out<4>.CE 17.000
u1/regrx<18>.Q rx_out<5>.CE 17.000
u1/regrx<18>.Q rx_out<6>.CE 17.000
u1/regrx<18>.Q rx_out<7>.CE 17.000
u1/regrx<24>.Q rx_out<0>.CE 17.000
u1/regrx<24>.Q rx_out<1>.CE 17.000
u1/regrx<24>.Q rx_out<2>.CE 17.000
u1/regrx<24>.Q rx_out<3>.CE 17.000
u1/regrx<24>.Q rx_out<4>.CE 17.000
u1/regrx<24>.Q rx_out<5>.CE 17.000
u1/regrx<24>.Q rx_out<6>.CE 17.000
u1/regrx<24>.Q rx_out<7>.CE 17.000
u1/regrx<28>.Q rx_out<0>.CE 17.000
u1/regrx<28>.Q rx_out<1>.CE 17.000
u1/regrx<28>.Q rx_out<2>.CE 17.000
u1/regrx<28>.Q rx_out<3>.CE 17.000
u1/regrx<28>.Q rx_out<4>.CE 17.000
u1/regrx<28>.Q rx_out<5>.CE 17.000
u1/regrx<28>.Q rx_out<6>.CE 17.000
u1/regrx<28>.Q rx_out<7>.CE 17.000
u2/cnt_catch<0>.Q u2/forward_backward.D 12.400
u2/cnt_catch<1>.Q u2/forward_backward.D 12.400
u2/cnt_catch<2>.Q u2/forward_backward.D 12.400
u2/cnt_catch<3>.Q u2/forward_backward.D 12.400
u2/cnt_catch<4>.Q u2/forward_backward.D 12.400
u2/cnt_catch<5>.Q u2/forward_backward.D 12.400
u2/cnt_catch<6>.Q u2/forward_backward.D 12.400
u2/cnt_catch<7>.Q u2/forward_backward.D 12.400
rx_out<3>.Q u2/cnt_catch<0>.CE 12.200
rx_out<3>.Q u2/cnt_catch<1>.CE 12.200
rx_out<3>.Q u2/cnt_catch<2>.CE 12.200
rx_out<3>.Q u2/cnt_catch<3>.CE 12.200
rx_out<3>.Q u2/cnt_catch<4>.CE 12.200
rx_out<3>.Q u2/cnt_catch<5>.CE 12.200
rx_out<3>.Q u2/cnt_catch<6>.CE 12.200
rx_out<3>.Q u2/cnt_catch<7>.CE 12.200
rx_out<4>.Q u2/cnt_catch<0>.CE 12.200
rx_out<4>.Q u2/cnt_catch<1>.CE 12.200
rx_out<4>.Q u2/cnt_catch<2>.CE 12.200
rx_out<4>.Q u2/cnt_catch<3>.CE 12.200
rx_out<4>.Q u2/cnt_catch<4>.CE 12.200
rx_out<4>.Q u2/cnt_catch<5>.CE 12.200
rx_out<4>.Q u2/cnt_catch<6>.CE 12.200
rx_out<4>.Q u2/cnt_catch<7>.CE 12.200
rx_out<5>.Q u2/cnt_catch<0>.CE 12.200
rx_out<5>.Q u2/cnt_catch<1>.CE 12.200
rx_out<5>.Q u2/cnt_catch<2>.CE 12.200
rx_out<5>.Q u2/cnt_catch<3>.CE 12.200
rx_out<5>.Q u2/cnt_catch<4>.CE 12.200
rx_out<5>.Q u2/cnt_catch<5>.CE 12.200
rx_out<5>.Q u2/cnt_catch<6>.CE 12.200
rx_out<5>.Q u2/cnt_catch<7>.CE 12.200
rx_out<6>.Q u2/cnt_catch<0>.CE 12.200
rx_out<6>.Q u2/cnt_catch<1>.CE 12.200
rx_out<6>.Q u2/cnt_catch<2>.CE 12.200
rx_out<6>.Q u2/cnt_catch<3>.CE 12.200
rx_out<6>.Q u2/cnt_catch<4>.CE 12.200
rx_out<6>.Q u2/cnt_catch<5>.CE 12.200
rx_out<6>.Q u2/cnt_catch<6>.CE 12.200
rx_out<6>.Q u2/cnt_catch<7>.CE 12.200
rx_out<7>.Q u2/cnt_catch<0>.CE 12.200
rx_out<7>.Q u2/cnt_catch<1>.CE 12.200
rx_out<7>.Q u2/cnt_catch<2>.CE 12.200
rx_out<7>.Q u2/cnt_catch<3>.CE 12.200
rx_out<7>.Q u2/cnt_catch<4>.CE 12.200
rx_out<7>.Q u2/cnt_catch<5>.CE 12.200
rx_out<7>.Q u2/cnt_catch<6>.CE 12.200
rx_out<7>.Q u2/cnt_catch<7>.CE 12.200
u1/regrx<0>.Q rx_out<0>.CE 12.200
u1/regrx<0>.Q rx_out<1>.CE 12.200
u1/regrx<0>.Q rx_out<2>.CE 12.200
u1/regrx<0>.Q rx_out<3>.CE 12.200
u1/regrx<0>.Q rx_out<4>.CE 12.200
u1/regrx<0>.Q rx_out<5>.CE 12.200
u1/regrx<0>.Q rx_out<6>.CE 12.200
u1/regrx<0>.Q rx_out<7>.CE 12.200
u1/regrx<10>.Q rx_out<0>.CE 12.200
u1/regrx<10>.Q rx_out<1>.CE 12.200
u1/regrx<10>.Q rx_out<2>.CE 12.200
u1/regrx<10>.Q rx_out<3>.CE 12.200
u1/regrx<10>.Q rx_out<4>.CE 12.200
u1/regrx<10>.Q rx_out<5>.CE 12.200
u1/regrx<10>.Q rx_out<6>.CE 12.200
u1/regrx<10>.Q rx_out<7>.CE 12.200
u1/regrx<11>.Q rx_out<0>.CE 12.200
u1/regrx<11>.Q rx_out<1>.CE 12.200
u1/regrx<11>.Q rx_out<2>.CE 12.200
u1/regrx<11>.Q rx_out<3>.CE 12.200
u1/regrx<11>.Q rx_out<4>.CE 12.200
u1/regrx<11>.Q rx_out<5>.CE 12.200
u1/regrx<11>.Q rx_out<6>.CE 12.200
u1/regrx<11>.Q rx_out<7>.CE 12.200
u1/regrx<12>.Q rx_out<0>.CE 12.200
u1/regrx<12>.Q rx_out<1>.CE 12.200
u1/regrx<12>.Q rx_out<2>.CE 12.200
u1/regrx<12>.Q rx_out<3>.CE 12.200
u1/regrx<12>.Q rx_out<4>.CE 12.200
u1/regrx<12>.Q rx_out<5>.CE 12.200
u1/regrx<12>.Q rx_out<6>.CE 12.200
u1/regrx<12>.Q rx_out<7>.CE 12.200
u1/regrx<15>.Q rx_out<0>.CE 12.200
u1/regrx<15>.Q rx_out<1>.CE 12.200
u1/regrx<15>.Q rx_out<2>.CE 12.200
u1/regrx<15>.Q rx_out<3>.CE 12.200
u1/regrx<15>.Q rx_out<4>.CE 12.200
u1/regrx<15>.Q rx_out<5>.CE 12.200
u1/regrx<15>.Q rx_out<6>.CE 12.200
u1/regrx<15>.Q rx_out<7>.CE 12.200
u1/regrx<17>.Q rx_out<0>.CE 12.200
u1/regrx<17>.Q rx_out<1>.CE 12.200
u1/regrx<17>.Q rx_out<2>.CE 12.200
u1/regrx<17>.Q rx_out<3>.CE 12.200
u1/regrx<17>.Q rx_out<4>.CE 12.200
u1/regrx<17>.Q rx_out<5>.CE 12.200
u1/regrx<17>.Q rx_out<6>.CE 12.200
u1/regrx<17>.Q rx_out<7>.CE 12.200
u1/regrx<19>.Q rx_out<0>.CE 12.200
u1/regrx<19>.Q rx_out<1>.CE 12.200
u1/regrx<19>.Q rx_out<2>.CE 12.200
u1/regrx<19>.Q rx_out<3>.CE 12.200
u1/regrx<19>.Q rx_out<4>.CE 12.200
u1/regrx<19>.Q rx_out<5>.CE 12.200
u1/regrx<19>.Q rx_out<6>.CE 12.200
u1/regrx<19>.Q rx_out<7>.CE 12.200
u1/regrx<1>.Q rx_out<0>.CE 12.200
u1/regrx<1>.Q rx_out<1>.CE 12.200
u1/regrx<1>.Q rx_out<2>.CE 12.200
u1/regrx<1>.Q rx_out<3>.CE 12.200
u1/regrx<1>.Q rx_out<4>.CE 12.200
u1/regrx<1>.Q rx_out<5>.CE 12.200
u1/regrx<1>.Q rx_out<6>.CE 12.200
u1/regrx<1>.Q rx_out<7>.CE 12.200
u1/regrx<20>.Q rx_out<0>.CE 12.200
u1/regrx<20>.Q rx_out<1>.CE 12.200
u1/regrx<20>.Q rx_out<2>.CE 12.200
u1/regrx<20>.Q rx_out<3>.CE 12.200
u1/regrx<20>.Q rx_out<4>.CE 12.200
u1/regrx<20>.Q rx_out<5>.CE 12.200
u1/regrx<20>.Q rx_out<6>.CE 12.200
u1/regrx<20>.Q rx_out<7>.CE 12.200
u1/regrx<21>.Q rx_out<0>.CE 12.200
u1/regrx<21>.Q rx_out<1>.CE 12.200
u1/regrx<21>.Q rx_out<2>.CE 12.200
u1/regrx<21>.Q rx_out<3>.CE 12.200
u1/regrx<21>.Q rx_out<4>.CE 12.200
u1/regrx<21>.Q rx_out<5>.CE 12.200
u1/regrx<21>.Q rx_out<6>.CE 12.200
u1/regrx<21>.Q rx_out<7>.CE 12.200
u1/regrx<22>.Q rx_out<0>.CE 12.200
u1/regrx<22>.Q rx_out<1>.CE 12.200
u1/regrx<22>.Q rx_out<2>.CE 12.200
u1/regrx<22>.Q rx_out<3>.CE 12.200
u1/regrx<22>.Q rx_out<4>.CE 12.200
u1/regrx<22>.Q rx_out<5>.CE 12.200
u1/regrx<22>.Q rx_out<6>.CE 12.200
u1/regrx<22>.Q rx_out<7>.CE 12.200
u1/regrx<25>.Q rx_out<0>.CE 12.200
u1/regrx<25>.Q rx_out<1>.CE 12.200
u1/regrx<25>.Q rx_out<2>.CE 12.200
u1/regrx<25>.Q rx_out<3>.CE 12.200
u1/regrx<25>.Q rx_out<4>.CE 12.200
u1/regrx<25>.Q rx_out<5>.CE 12.200
u1/regrx<25>.Q rx_out<6>.CE 12.200
u1/regrx<25>.Q rx_out<7>.CE 12.200
u1/regrx<27>.Q rx_out<0>.CE 12.200
u1/regrx<27>.Q rx_out<1>.CE 12.200
u1/regrx<27>.Q rx_out<2>.CE 12.200
u1/regrx<27>.Q rx_out<3>.CE 12.200
u1/regrx<27>.Q rx_out<4>.CE 12.200
u1/regrx<27>.Q rx_out<5>.CE 12.200
u1/regrx<27>.Q rx_out<6>.CE 12.200
u1/regrx<27>.Q rx_out<7>.CE 12.200
u1/regrx<29>.Q rx_out<0>.CE 12.200
u1/regrx<29>.Q rx_out<1>.CE 12.200
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u1/regrx<9>.Q rx_out<6>.CE 12.200
u1/regrx<9>.Q rx_out<7>.CE 12.200
rx_out<0>.Q u2/cnt_catch<0>.D 7.100
rx_out<1>.Q u2/cnt_catch<1>.D 7.100
rx_out<2>.Q u2/cnt_catch<2>.D 7.100
rx_out<3>.Q u2/cnt_catch<3>.D 7.100
rx_out<4>.Q u2/cnt_catch<4>.D 7.100
rx_out<5>.Q u2/cnt_catch<5>.D 7.100
rx_out<6>.Q u2/cnt_catch<6>.D 7.100
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u1/regrx<11>.Q rx_out<0>.D 7.100
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u1/regrx<17>.Q rx_out<6>.D 7.100
u1/regrx<18>.Q rx_out<7>.D 7.100
u2/forward_backward.Q u2/forward_backward.D 7.100
u1/regrx<10>.Q u1/regrx<9>.D 6.600
u1/regrx<11>.Q u1/regrx<10>.D 6.600
u1/regrx<12>.Q u1/regrx<11>.D 6.600
u1/regrx<13>.Q u1/regrx<12>.D 6.600
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u1/regrx<28>.Q u1/regrx<27>.D 6.600
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u1/regrx<2>.Q u1/regrx<1>.D 6.600
u1/regrx<3>.Q u1/regrx<2>.D 6.600
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u1/regrx<6>.Q u1/regrx<5>.D 6.600
u1/regrx<7>.Q u1/regrx<6>.D 6.600
u1/regrx<8>.Q u1/regrx<7>.D 6.600
u1/regrx<9>.Q u1/regrx<8>.D 6.600

Clock to Setup for clock clk_div<13>.Q
Source Destination Delay
u2/cnt_reg<0>.Q u2/cnt_reg<3>.D 17.700
u2/cnt_reg<0>.Q u2/cnt_reg<4>.D 17.700
u2/cnt_reg<0>.Q u2/cnt_reg<5>.D 17.700
u2/cnt_reg<0>.Q u2/cnt_reg<6>.D 17.700
u2/cnt_reg<0>.Q u2/cnt_reg<7>.D 17.700
u2/cnt_reg<0>.Q u2/now_ST_FFd1.D 17.700
u2/cnt_reg<0>.Q u2/now_ST_FFd2.D 17.700
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u2/cnt_reg<1>.Q u2/cnt_reg<7>.D 17.700
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u2/cnt_reg<1>.Q u2/now_ST_FFd2.D 17.700
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u2/cnt_reg<2>.Q u2/cnt_reg<5>.D 17.700
u2/cnt_reg<2>.Q u2/cnt_reg<6>.D 17.700
u2/cnt_reg<2>.Q u2/cnt_reg<7>.D 17.700
u2/cnt_reg<2>.Q u2/now_ST_FFd1.D 17.700
u2/cnt_reg<2>.Q u2/now_ST_FFd2.D 17.700
u2/cnt_reg<2>.Q u2/now_ST_FFd3.D 17.700
u2/cnt_reg<2>.Q u2/now_ST_FFd4.D 17.700
u2/cnt_reg<2>.Q u2/run.D 17.700
u2/cnt_reg<3>.Q u2/cnt_reg<3>.D 17.700
u2/cnt_reg<3>.Q u2/cnt_reg<4>.D 17.700
u2/cnt_reg<3>.Q u2/cnt_reg<5>.D 17.700
u2/cnt_reg<3>.Q u2/cnt_reg<6>.D 17.700
u2/cnt_reg<3>.Q u2/cnt_reg<7>.D 17.700
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u2/cnt_reg<3>.Q u2/now_ST_FFd2.D 17.700
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u2/cnt_reg<3>.Q u2/run.D 17.700
u2/cnt_reg<4>.Q u2/cnt_reg<3>.D 17.700
u2/cnt_reg<4>.Q u2/cnt_reg<4>.D 17.700
u2/cnt_reg<4>.Q u2/cnt_reg<5>.D 17.700
u2/cnt_reg<4>.Q u2/cnt_reg<6>.D 17.700
u2/cnt_reg<4>.Q u2/cnt_reg<7>.D 17.700
u2/cnt_reg<4>.Q u2/now_ST_FFd1.D 17.700
u2/cnt_reg<4>.Q u2/now_ST_FFd2.D 17.700
u2/cnt_reg<4>.Q u2/now_ST_FFd3.D 17.700
u2/cnt_reg<4>.Q u2/now_ST_FFd4.D 17.700
u2/cnt_reg<4>.Q u2/run.D 17.700
u2/cnt_reg<5>.Q u2/cnt_reg<3>.D 17.700
u2/cnt_reg<5>.Q u2/cnt_reg<4>.D 17.700
u2/cnt_reg<5>.Q u2/cnt_reg<5>.D 17.700
u2/cnt_reg<5>.Q u2/cnt_reg<6>.D 17.700
u2/cnt_reg<5>.Q u2/cnt_reg<7>.D 17.700
u2/cnt_reg<5>.Q u2/now_ST_FFd1.D 17.700
u2/cnt_reg<5>.Q u2/now_ST_FFd2.D 17.700
u2/cnt_reg<5>.Q u2/now_ST_FFd3.D 17.700
u2/cnt_reg<5>.Q u2/now_ST_FFd4.D 17.700
u2/cnt_reg<5>.Q u2/run.D 17.700
u2/cnt_reg<6>.Q u2/cnt_reg<3>.D 17.700
u2/cnt_reg<6>.Q u2/cnt_reg<4>.D 17.700
u2/cnt_reg<6>.Q u2/cnt_reg<5>.D 17.700
u2/cnt_reg<6>.Q u2/cnt_reg<6>.D 17.700
u2/cnt_reg<6>.Q u2/cnt_reg<7>.D 17.700
u2/cnt_reg<6>.Q u2/now_ST_FFd1.D 17.700
u2/cnt_reg<6>.Q u2/now_ST_FFd2.D 17.700
u2/cnt_reg<6>.Q u2/now_ST_FFd3.D 17.700
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u2/cnt_reg<6>.Q u2/run.D 17.700
u2/cnt_reg<7>.Q u2/cnt_reg<3>.D 17.700
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u2/cnt_reg<7>.Q u2/cnt_reg<7>.D 17.700
u2/cnt_reg<7>.Q u2/now_ST_FFd1.D 17.700
u2/cnt_reg<7>.Q u2/now_ST_FFd2.D 17.700
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u2/cnt_reg<7>.Q u2/now_ST_FFd4.D 17.700
u2/cnt_reg<7>.Q u2/run.D 17.700
u2/cnt_reg<0>.Q u2/cnt_reg<2>.D 17.200
u2/cnt_reg<1>.Q u2/cnt_reg<2>.D 17.200
u2/cnt_reg<2>.Q u2/cnt_reg<2>.D 17.200
u2/cnt_reg<3>.Q u2/cnt_reg<2>.D 17.200
u2/cnt_reg<4>.Q u2/cnt_reg<2>.D 17.200
u2/cnt_reg<5>.Q u2/cnt_reg<2>.D 17.200
u2/cnt_reg<6>.Q u2/cnt_reg<2>.D 17.200
u2/cnt_reg<7>.Q u2/cnt_reg<2>.D 17.200
u2/cnt_reg<0>.Q u2/cnt_reg<0>.D 12.400
u2/cnt_reg<0>.Q u2/cnt_reg<1>.D 12.400
u2/cnt_reg<0>.Q u2/sensor_set.D 12.400
u2/cnt_reg<1>.Q u2/cnt_reg<0>.D 12.400
u2/cnt_reg<1>.Q u2/cnt_reg<1>.D 12.400
u2/cnt_reg<1>.Q u2/sensor_set.D 12.400
u2/cnt_reg<2>.Q u2/cnt_reg<0>.D 12.400
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u2/cnt_reg<3>.Q u2/sensor_set.D 12.400
u2/cnt_reg<4>.Q u2/cnt_reg<0>.D 12.400
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u2/cnt_reg<5>.Q u2/cnt_reg<1>.D 12.400
u2/cnt_reg<5>.Q u2/sensor_set.D 12.400
u2/cnt_reg<6>.Q u2/cnt_reg<0>.D 12.400
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u2/cnt_reg<6>.Q u2/sensor_set.D 12.400
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u2/cnt_reg<7>.Q u2/sensor_set.D 12.400
u2/run.Q u2/cnt_reg<3>.D 12.400
u2/run.Q u2/cnt_reg<4>.D 12.400
u2/run.Q u2/cnt_reg<5>.D 12.400
u2/run.Q u2/cnt_reg<6>.D 12.400
u2/run.Q u2/cnt_reg<7>.D 12.400
u2/run.Q u2/now_ST_FFd1.D 12.400
u2/run.Q u2/now_ST_FFd2.D 12.400
u2/run.Q u2/now_ST_FFd3.D 12.400
u2/run.Q u2/now_ST_FFd4.D 12.400
u2/run.Q u2/run.D 12.400
u2/sensor_set.Q u2/now_ST_FFd1.D 12.400
u2/sensor_set.Q u2/now_ST_FFd2.D 12.400
u2/sensor_set.Q u2/now_ST_FFd3.D 12.400
u2/sensor_set.Q u2/now_ST_FFd4.D 12.400
u2/sensor_set.Q u2/run.D 12.400
u2/run.Q u2/cnt_reg<2>.D 11.900
u2/now_ST_FFd1.Q u2/now_ST_FFd1.D 7.100
u2/now_ST_FFd1.Q u2/now_ST_FFd2.D 7.100
u2/now_ST_FFd1.Q u2/now_ST_FFd3.D 7.100
u2/now_ST_FFd1.Q u2/now_ST_FFd4.D 7.100
u2/now_ST_FFd2.Q u2/now_ST_FFd1.D 7.100
u2/now_ST_FFd2.Q u2/now_ST_FFd2.D 7.100
u2/now_ST_FFd2.Q u2/now_ST_FFd3.D 7.100
u2/now_ST_FFd2.Q u2/now_ST_FFd4.D 7.100
u2/now_ST_FFd3.Q u2/now_ST_FFd1.D 7.100
u2/now_ST_FFd3.Q u2/now_ST_FFd2.D 7.100
u2/now_ST_FFd3.Q u2/now_ST_FFd3.D 7.100
u2/now_ST_FFd3.Q u2/now_ST_FFd4.D 7.100
u2/now_ST_FFd4.Q u2/now_ST_FFd1.D 7.100
u2/now_ST_FFd4.Q u2/now_ST_FFd2.D 7.100
u2/now_ST_FFd4.Q u2/now_ST_FFd3.D 7.100
u2/now_ST_FFd4.Q u2/now_ST_FFd4.D 7.100
u2/run.Q u2/cnt_reg<0>.D 7.100
u2/run.Q u2/cnt_reg<1>.D 7.100
u2/run.Q u2/sensor_set.D 7.100
u2/sensor_set.Q u2/sensor_set.D 7.100

Clock to Setup for clock clk
Source Destination Delay
u3/khertz_count<0>.Q u3/khertz_count<5>.D 11.900
u3/khertz_count<0>.Q u3/khertz_count<6>.D 11.900
u3/khertz_count<0>.Q u3/khertz_count<7>.D 11.900
u3/khertz_count<0>.Q u3/khertz_count<8>.D 11.900
u3/khertz_count<0>.Q u3/khertz_count<9>.D 11.900
u3/khertz_count<1>.Q u3/khertz_count<5>.D 11.900
u3/khertz_count<1>.Q u3/khertz_count<6>.D 11.900
u3/khertz_count<1>.Q u3/khertz_count<7>.D 11.900
u3/khertz_count<1>.Q u3/khertz_count<8>.D 11.900
u3/khertz_count<1>.Q u3/khertz_count<9>.D 11.900
u3/khertz_count<2>.Q u3/khertz_count<5>.D 11.900
u3/khertz_count<2>.Q u3/khertz_count<6>.D 11.900
u3/khertz_count<2>.Q u3/khertz_count<7>.D 11.900
u3/khertz_count<2>.Q u3/khertz_count<8>.D 11.900
u3/khertz_count<2>.Q u3/khertz_count<9>.D 11.900
u3/khertz_count<4>.Q u3/khertz_count<5>.D 11.900
u3/khertz_count<4>.Q u3/khertz_count<6>.D 11.900
u3/khertz_count<4>.Q u3/khertz_count<7>.D 11.900
u3/khertz_count<4>.Q u3/khertz_count<8>.D 11.900
u3/khertz_count<4>.Q u3/khertz_count<9>.D 11.900
clk32k.Q clk32k.D 7.100
cnt_32k<0>.Q clk32k.D 7.100
cnt_32k<0>.Q cnt_32k<1>.D 7.100
cnt_32k<0>.Q cnt_32k<3>.D 7.100
cnt_32k<0>.Q cnt_32k<4>.D 7.100
cnt_32k<0>.Q cnt_32k<5>.D 7.100
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Analysis Completed: Wed May 06 08:27:16 2009